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In Halbleiterfertigung ist das Chip-Floorplanning — die Aufgabe, Makros und Schaltungen auf einem Die anzuordnen — berüchtigt komplex und NP-schwer. Selbst erfahrene Ingenieur:innen verbringen Monate damit, Layouts iterativ zu verfeinern, um Leistung, Performance und Fläche (PPA) auszubalancieren, wobei sie Kompromisse wie Minimierung der Leiterlänge, Dichtebeschränkungen und Routbarkeit austarieren.[1] Traditionelle Werkzeuge kämpfen mit dem explosiven kombinatorischen Suchraum, insbesondere bei modernen Chips mit Millionen von Zellen und Hunderten von Makros, was zu suboptimalen Entwürfen und verzögerter Markteinführung führt.
NVIDIA erlebte dieses Problem besonders beim Entwurf leistungsstarker GPUs, bei denen ungünstige Floorplans den Stromverbrauch erhöhen und die Effizienz von KI-Beschleunigern beeinträchtigen. Manuelle Prozesse limitierten die Skalierbarkeit für 2,7 Millionen Zellen-Designs mit 320 Makros und drohten Engpässe in ihrer Roadmap für beschleunigtes Rechnen zu verursachen.[2] Die Überwindung des menschintensiven Trial-and-Error war entscheidend, um die Führungsposition bei KI-Chips zu halten.
NVIDIA setzte Deep Reinforcement Learning (DRL) ein, um Floorplanning als sequentiellen Entscheidungsprozess zu modellieren: Ein Agent platziert Makros nacheinander und lernt optimale Strategien durch Ausprobieren. Graph Neural Networks (GNNs) kodieren den Chip als Graph, erfassen räumliche Beziehungen und sagen Auswirkungen von Platzierungen voraus.[3]
Der Agent nutzt ein Policy-Netzwerk, das auf Benchmarks wie MCNC und GSRC trainiert wurde, mit Belohnungen, die Half-Perimeter Wirelength (HPWL), Stau und Überlappungen bestrafen. Proximal Policy Optimization (PPO) ermöglicht effiziente Explorationen, die auf verschiedene Designs übertragbar sind. Dieser KI-gesteuerte Ansatz automatisiert, was Menschen manuell tun, kann aber weit mehr Konfigurationen durchsuchen.[4]
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NVIDIAs Lösung definiert Chip-Floorplanning als Markov Decision Process (MDP). Der Zustand ist die aktuelle partielle Platzierung, dargestellt als Graph: Knoten für Makros/Zellen, Kanten für Netze/Verbindungen. Ein graph convolutional neural network (GCNN) verarbeitet dies und liefert Embeddings für Policy- und Value-Netzwerke.[1] Aktionen umfassen die Auswahl von Position/Orientierung für das nächste Makro aus einem diskreten Aktionsraum, was eine effiziente Exploration von Layouts ermöglicht.
Belohnungen sind multiobjektiv: negatives HPWL (Summe der Halbperimeter der Netze), Dichte-Strafen für Überlappungen und Stau-Scores aus Routing-Schätzern. Das lenkt den Agenten zu Pareto-optimalem PPA.[2]
Das Training beginnt auf kleinen Benchmarks (MCNC/GSRC) mit Sequence-Pair- oder Slicing-Tree-Codierungen und skaliert mittels Curriculum Learning zu größeren Instanzen. Proximal Policy Optimization (PPO), ein model-freier RL-Algorithmus, stabilisiert das Training über Millionen von Episoden. NVIDIA nutzte NVIDIA GPUs für parallele Rollouts und erreichte Konvergenz in Tagen.[3] Transfer Learning von synthetischen Daten bootstrapt Policies für reale Chips.
Für den Zielchip dauerte das Fine-Tuning nur Stunden; der Agent erzeugte 10–100 Layouts, die nach geschätzter Qualität gerankt wurden. Menschliche Expert:innen wählen aus und überprüfen, wodurch der Loop geschlossen wird.
Das System bewältigte NVIDIAs 2,7 Millionen Zellen GPU-Block mit 320 Makros in 3 Stunden und produzierte Layouts, die in Leiterlänge (geschätzt 15–20 % Reduktion), Routability (100 % Erfolg) und Flächenausnutzung konkurrenzfähig waren. Integriert in EDA-Flows wie Innovus iteriert es mit detaillierter Platzierung.[4]
Herausforderungen wie die Explosion des Aktionsraums wurden durch hierarchische Platzierung (grob-zu-fein) und GNN-Attention-Mechanismen für langfristige Abhängigkeiten gelöst. Validierung auf separaten Benchmarks bestätigte die Generalisation.[5]
Aufgebaut auf PyTorch und NVIDIAs cuGraph für GNNs läuft die Pipeline auf DGX-Systemen. Nach der Platzierung stellen Standard-DRC/LVS die Herstellbarkeit sicher. Diese End-to-End-Automatisierung verkürzte Designzyklen und ermöglichte schnellere Iterationen für Blackwell-/Hopper-Architekturen.
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